目前，FPGA正向成本更低、功耗更低、性能更高的方向发展，意味着FPGA的设计日趋复杂，器件的密度越来越高，这些问题不仅对FPGA厂商带来挑战，同时也考验着FPGA上下游产业链，即开发工具及测试工具的性能。FPGA开发流程具体分为设计输入、功能验证、综合布局布线、时序验证、生成并下载BIT或PROM文件等五个步骤见下图：

其中验证存在于整个设计流程，功能验证，也就是前仿真，是在不考虑器件延时和布线延时的理想情况下，利用Modelsim、VCS等先进的EDA仿真工具对源代码进行逻辑功能的验证，检验设计的功能是否正确；时序验证，包括时序仿真和静态时序分析，其目的是保证设计满足时序要求，以便数据能被正确的采样，其结果是“所见即所得”的，因此板级验证时可以不再关心FPGA内部信号。

在FPGA开发的各个阶段中，软件仿真测试能够较早地介入设计周期，及时发现设计中存在的问题，可以有效减少设计周期，提高设计效率，但是仿真软件再完善也不是实际的硬件操作，因此某些只可能在硬件上发生的问题，比如某些时序问题和功耗问题无法通过仿真来获得。另外，硬件的“脾气”比较古怪，经常会出现一些意想不到的状态，这些都是仿真软件无法模拟出来的；所以把这种通过仿真测试FPGA设计直接下载到板子上已经不能满足系统开发的需要了，这种情况下对FPGA设备进行真实的硬件功能测试显得非常必要。